Temario

El curso comienza con una extensa introducción a la arquitectura y programación en ensamblador en RISC-V y continúa con una serie de prácticas de entrada/salida empleando un SoC basado en los softcores RISC-V VeeR EL2 y EH1.

Posteriormente se realiza un estudio detallado de estos cores y su código Verilog. El objetivo de dicho estudio es que los estudiantes no sólo entiendan el diseño de los citados cores sino que que sean capaces de modificarlos y/o integrarlos en Sistemas-en-Chip (SoC).

En el último módulo se realizará asimismo el despliegue de una aplicación completa, empleando Zephyr Project como RTOS así como TensorFlow Lite para microcontroladores. Todos los desarrollos se llevarán a cabo usando FPGAs de Xilinx.